Eric Hsiao（蕭意霖）

IC Design Engineer，專注數位前端設計，同時用 Claude API 打造 EDA 工具鏈。

關於我

白天是 IC 設計工程師，負責數位前端的 RTL 設計與驗證。

下班後在研究 AI 可以怎麼改變 IC 設計流程——從自動 debug、MCP 工具整合，到讓 AI 直接讀懂 spec 並生成 RTL。目標是把原本需要幾天的重複性工作，壓縮到幾分鐘。

長遠目標是成為台灣的一人公司實踐者，透過電子報與線上課程，把這些東西分享給更多 IC 工程師。

技術專長

類別技能
RTL 設計SystemVerilog、Verilog、FSM、Pipeline
匯流排協議AXI-Lite、APB、跨時鐘域（CDC）設計
驗證Testbench、SVA Assertions、Coverage-Driven Verification
EDA 工具iverilog、Yosys、GTKWave
AI 工具開發Claude API、Tool Use、MCP Server、RAG
語言Python、SystemVerilog、Bash

正在做的事

  • RTL-AI-Lab：用 Claude API 打造 IC 設計工具鏈，包含 Debug Agent、MCP Server、Spec → RTL 自動生成
  • 撰寫關於 IC 設計與 AI 應用的技術文章
  • 探索個人知識管理與內容輸出系統

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