RTL-AI-Lab：用 Claude API 加速 IC 前端設計
專案概述 IC 設計的學習曲線很陡：CDC、APB、AXI-Lite、Coverage-Driven Verification——每個概念都需要時間消化，更需要動手跑過才算真的懂。 這個專案分兩個月：第一個月用 Claude Code 輔助，8 天走完一條從基礎 FIFO 到 SoC Fabric 的完整 IC 前端設計路徑；第二個月用 Claude API 從頭打造四個 EDA 工具，把重複性工作自動化。 第一個月：IC 前端設計 8 天 設計進展 Day 主題 核心技術 亮點 1 同步 FIFO MSB-trick pointer 無計數器的 full/empty 判斷 2 參數化 FIFO $clog2()、parameter 可重用 IP 設計模式 3 APB Slave APB protocol、register map 刻意埋 bug 示範 debug 流程 4 APB-FIFO Wrapper SVA Assertions Formal verification 入門 5 Async FIFO Gray code CDC、2-FF sync Cummings method，業界標準 6 AXI-Lite Async FIFO 雙時鐘 CDC 架構 完整 IP 規格書撰寫 7 BRAM 推斷 DP RAM inference pattern 83% 面積縮減（390 → 67 cells） 8 大型系統整合 Reset CDC、AXI-Lite Crossbar Coverage-Driven Testbench 成果：27 個 SystemVerilog 檔案、5 份規格文件、8 天設計日記 ...